A 3.1 mW 8b 1.2 GS/s Single-Channel Asynchronous SAR ADC with Alternate Comparators for Enhanced Speed in 32 nm Digital SOI CMOS

IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 48, NO. 12, DECEMBER 2013

תקציר – 8b 1.2 GS/s חד ערוצי Successive Approximation Register (SAR) ADC מוטמע ב CMOS 32 nm, 39.3dB SNDR ו FOM of 34 fJ per conversion step (Figure-of-Merit). הפעלה במהירות גבוהה מושגת ע”י המרת כל דגימה ע”י 2 משוונים מתחלפים מכוילים א-סינכרוני וליתירות DAC קיבולי עם מוד קבוע משותף לשיפור הדיוק של המשוון. אות קיבולי בהספק נמוך משמש כייחוס, ומתחים נמוכים לייחוס משמשים להקטנת מספר יחידות הקיבול ב DAC הקיבולי (CDAC). ה ADC ערוך על ה CDAC עם קבל הייחוס לחסכון בשטח ולהגביר את מהירות ההתייצבות. בוצע כיול רקע של היסט המשוון. ה ADC צורך 3.1mW מתוך 1 V של מתח ותופס 0.0015 mm2.

מושגים – ADC, משוונים משתנים alternate comparators, א-סינכרוני, מוד קבוע משותף constant common mode, פיצוי היסט offset compensation, יתיר redundant, SAR, successive approximation.

A 3.1 mW 8b 1.2 GS/s Single-Channel Asynchronous
SAR ADC with Alternate Comparators for Enhanced
Speed in 32 nm Digital SOI CMOS

1. מבוא

חיבורים דיגיטליים מהירים של הדור-הבא דורשים ADC מהיר, יעיל אנרגטית ובשטח מינימלי. סטנדרטים מתקדמים של תקשורת Ethernet דורשים ADC במקלט לפתור מבנים של אותות גבוהים ולאפשר ויסות ארוך בתחום הדיגיטלי. הסטנדרט הקרב של 100 GS/s ברשת Ethernet IEEE 802.3bj מתוכנן לעשות שימוש ב 4 ערוצי נחושת בלוח ב  25 GS/s ודורש ADC של 5-6 Effective number of Bits (ENOB) ב 25-30 GHz. הסטנדרט לטווח ארוך OUT-4 עבור 100 GS/s דורש אפילו קצב גבוה של  ADC שגדול מ 50 GS/s. בנוסף, Ethernet במהירות נמוכה 10 GS/s דורש רזולוציה של 5-6 ENOB.

ADC עם יותר מ 6b דיוק אשר פועל במספר GHz כמעט לא אפשרי לבנות כ ADC חד ערוצי. לפיכך משולבים מספר ADC איטיים להתגבר על מגבלת המהירות של ADC חד ערוצי. לכן, ADC המסוגל לתקשורת במהירות גבוהה עם רזולוציה של 6-8b הוא בעל חשיבות גבוהה. תת ADC מתאים יכול לספק יחס מהירות גבוהה – לשטח להקטין את השטח הכולל של הזמן המשולב ב ADC וליצור יחס מהירות להספק מיטבי כדי לשמור על צריכת אנרגיה כללית נמוכה. כיום, SAR ADC’s מציגים את היעילות הגדולה ביותר עבור יישומים של רזולוציה בינונית [1].

SAR ADC’s ידועים במשך עשורים [2],[3], אולם העניין בטופולוגיות שכאלה גדל בשנים האחרונות. מזעור הטכנולוגיה עם צריכת מתח נמוכה במעבדי CMOS דיגיטליים מעדיפה טופולוגיות של ADC עם רכיבים אנלוגיים אמתיים בודדים, עובדה ההופכת את ה SAR ADC למתאים בדיוק כיון שהם אינם דורשים שלבי הגבר. מספר שיפורים הושגו בשנים האחרונות. מפסק Set-and-Down ב SAR ADC [4] הוא יעיל יותר עבור המרת SAR מאשר הגישה הקלאסית [5]: המתח הנכנס נדגם ישירות על ה DAC הקיבולי על הלוחות העליונים, היכן שהמשוון מחובר. לפיכך ההשוואה הראשונית של ה Set-and-Down מבוצעת מבלי להחליף קבלים, דבר שחוסך זמן ואנרגיה.

תזמון א-סינכרוני [4], [6]-[8] היה בשימוש לרוב בעיצובים האחרונים לקצר את זמן ההמרה הכולל על ידי הסרת זמני המתנה בפעולת ה SAR. בנוסף, רק סיגנל חיצוני אחד נומינלי של 12.5% ממחזור הפעילות דרוש להגדיר את חלון הדגימה ולהתחיל את ההמרה, ובכך נחסכת אנרגיה בהפצת הסיגנל.

המרה של יותר מביט למחזור היא גם כן דרך יעילה להגביר את מהירות ההמרה. מספר עיצובים עם 2 b/cycle הוצגו [8]-[10] עם קצבי דגימה גבוהים הרבה מאשר ה SAR ADC’s הקודמים בעלי ביט אחד למחזור. החסרונות של יותר מביט אחד למחזור SAR ADC’s הם מספר גדול של השוואות הנדרשות ומבנה מורכב יורת של DAC. בנוסף, מספר ביטים גבוה למחזור מקטינים את היתרונות של היתירות והתזמון הא-סינכרוני.

דרך יעילה להרגיע אילוצי התייצבות של ה DAC הקיבולי ב SAR ADC הוא יתירות בסדר המיתוג [11]-[13]. כאשר radix<2, המשוון אינו צריך לחכות להשלים התייצבות מלאה של ה DAC. הזמן שנחסך ע”י התייצבות ה DAC הוא גדול יותר מהמחזורים הנדרשים לסיים את כל הביטים.

העיצוב שלנו מטמיע את מרבית השיפורים שלעיל [14], [15]. הוא עושה שימוש ביתרון התזמון הא-סינכרוני, יתירות ועיקרון ה Set-and-Down.

תרשים מספר 1 – SAR ADC א-סינכרוני עם משוונים מתחלפים

לא בוצע שימוש במולטי ביט למחזור לחסוך הספק כיון שנדרשו פחות השוואות. בנוסף, עיצוב ביט אחד למחזור דורש פחות שטח ל DAC. בנוסף לשיפורים לעיל, ה ADC עושה שימוש בגרסת מוד קבוע משותף של עקרון ה Set-and-Down, המציג מתח ייחוס Buffer נמוך ומגדיל את המהירות ע”י ההחלפה בשני המשוונים.

מסמך זה מאורגן כמתואר להלן. חלק II מציג את העקרונות העיקריים בשימוש של ה ADC עם פירוט על המשוונים המתחלפים וסדר התזמון. חלק III מתאר את המבנים העיקריים. חלק IV מסכם את התוצאות של הניסוי וחלק V כולל את המסקנות.

1. ארכיטקטורת ADC

1. תיאור כללי

ה ADC מבוסס על מרכיבים פשוטים יחסית כפי שניתן בתרשים מספר 1. הסיגנל הנכנס מחובר ישירות למתג ה track-and-hold (T&H). לא נדרשו מתגי boot-strapped כדי להשיג לינאריות 8b. ה T&H מורכב ממתג in-line עם טרנזיסטורים cross-coupled לפצות עבור סיגנל feed-through וטרנזיסטור half-sized dummy לביטול הזרקת מטען. לשמור על גמישות במוד הנפוץ, המתג מעוצב עם NMOS ו PMOS במקביל.

ה T&H נשלט ישירות ע”י סיגנל כיול חיצוני ckext. המתג מחובר ישירות ל CDAC אשר שומר על מתח כניסה דיפרנציאלי. גודל מטרה של 128 fF על גבי צמתים Vcp ו Vcn נבחר כדי להשיג מיתוג נמוך עוצמה ב CDAC, רוחב פס רחב עם יחידת קיבוליות גדולה להתאמה מיטבית. המשוונים חוברו ישירות ל CDAC בלי מתגי in-line, המונעים התייצבות איטית של שינויי CDAC במשוון בעקבות עיכוב במתגי ה in-line. מאותה סיבה אין מגבר לפני המשוון. הדבר שם פוקוס גדול יותר על עיצוב המשוון, שהוא המפתח לרעש נמוך ומהירות החלטה גבוהה באותו הזמן.

הלוגיקה של SAR ADC צריכה למלא מספר פונקציות. היא צריכה לשמור את התוצר של המשוונים, ובהתבסס על ההחלטה שולט ב DAC הקיבולי. על מנת לקרוא לתא הזיכרון הנכון, הלוגיקה צריכה לדעת את מיקום הביט של ההמרה. לפיכך הלוגיקה צריכה לספור את ההחלטות. תיזמון פנימי א-סינכרוני של SAR ADC דורש יותר לוגיקה ליצירת התזמון. בלוק של זיהוי החלטה צריך לדעת מתי המשוונים סיימו והפעולה יכולה להמשך. בהתבסס על סימן מהבלוק של זיהוי החלטה, הסיגנל הבא אחריו בשביל המשוון מיוצר פי שמודגם עם ck1 ו ck2 בתרשים מספר 1.

בסיום ההמרה של ה SAR, ה CDAC מרוסט עם סיגנל ckres למנוע הפרעות פנימיות מסוג ISI (inter-symbol interference). ה SAR ADC דורש אתחול של ה CDAC לכיול המשוונים. כיול משוון מתחיל מיד באתחול ה CDAC ולפני שלב הדיגום הבא. באותו הזמן, אובדני מטען על קבל הייחוס מקבלים פיצוי עם buffer לתזמון הייחוס.

כפי שנית לראות מצורות האות של ck2 ו ck1 בתרשים מספר 1, זמן ההמרה אינו קבוע לכל ביט החלטה. הזמן הדרוש להחלטה שלמה של המשוון תלוי במתח הכניסה: ככל שהפרש המתח גדול יותר, יותר מהירה ההמרה. כאשר הפרש המתח עבור MSBs סטטיסטית יותר גדול מזה עבור LSBs, זמן ההחלטה עבור ה MSBs סטטיסטית יותר קצר מאשר LSBs.

1. משוונים משתנים

מחזור הזמן של SAR כפוף לזמן ההחלטה של המשוון וזמן האתחול. הגישה של ביטים למחזור פועלת על זמן ההחלטה ע”י הרצת מספר רב של החלטות במקביל והקטנת המספר של החלטות המבוצעות בטור. גישה זו מועדפת אם התייצבות של ה CDAC מגבילה את מהירות המרה של ה SAR. העיצוב שלנו הוא בעל זמן התייצבות קצר של ה CDAC בגלל היתירות ומתח הייחוס הקיבולי עם התנגדות נמוכה היוצר השוואת מטען מהירה מאוד בין קבל לקבל. לפיכך התייצבות ה CDAC לא הגבילה את מהירות ההמרה. במקביל להתייצבות ה CDAC, המשוון צריך להיות מאותחל לחלוטין למנוע היסטוריה של החלטת הביט הקודמת. לקיים זאת, נדרש מיתוג אתחול גדול או זמן לא זניח. מיתוג אתחול גדול לא מועדף כיון שהדבר מקטין זמן החלטה.

לפתור בעיה זו, ננקטה גישה חדשה עם 2 משוונים עובדים לסירוגין. כפי שניתן לראות בתרשים מספר 1, החלטה 1 נלקחת ע”י משוון מספר 1 בזמן שמשוון 2 מאתחל. כאשר משוון 1 סיים את תהליך ההחלטה הוא עובר לאתחול עם עיכוב מינימלי בזמן שמשוון 2 מופעל. הדבר מאפשר יותר זמן למשוון לבצע אתחול מבלי להפריע לתהליך הפעולה הקריטי.

1. תיזמון

רצץ הזמן של SAR ADC המופעל א-סנכרוני עם משוונים משתנים מוצג בתרשים מספר 2 ועם הפנייה לתרשים מספר 1. במהלך שלב הדיגום הראשוני שני המשוונים במצב מנוחה (R). סיום התזמון של האות החיצוני ckext מפעיל את לוגיקת SAR ומתחיל את שלב ההחלטה של משוון 1 (D). הדבר מושג עם מתג Set-and-Down שבו אין מיתוג ראשוני קיבולי המעורב לפני ההשוואה הראשונה.

תרשים מספר 2 – רצף הזמן של SAR ADC א-סינכרוני עם משוונים מתחלפים

התוצאה של המשוון מוזנת ישירות לזיכרון ול CDAC ועוקפת את הבלוק לזיהוי ההחלטה. הדבר מתחיל את המיתוג וההתייצבות של ה CDAC (S). סיום ההחלטה של משוון 1 משמש כסיגנל לאתחול של משוון 1 (R) ולהפעיל את משוון 2 (D). כאשר משוון 2 חש את הקלט, ה CDAC התייצב בתוך האילוצים הנדרשים על ידי תכנית המיתוג היתירה.

כאשר כל שלבי ההמרה הסתיימו, אחד מהמשוונים מכויל; הדבר משלב החלטה אחת (D) וכיול ההיסט בהתבסס על התוצאה (C). משוונים מכוילים לסירוגין; לכן כל משוון מכויל כל מחזור שני. באותו זמן עם האתחול של ה CDAC, ה buffer תזמון הייחוס מופעל לספק כל מטען שאבד על קבל הייחוס בזמן ההמרה (C).

האות לכיול ואיפוס חיצוני מאתחל את לוגיקת ה SAR לחלוטין, באופן עצמאי ממצבו של ה ADC. הדבר מרמז שה ADC מתחיל מחזור המרה חדש במצב מוגדר. באמצעות הצבת כיול המשוון וייחוס האספקה מחדש בסיום מחזור המרה, הזמן הדרוש ל 2 פעולות אלו משמש כזמן buffer בשביל metastability. שלא כמו בעיצוב ADC סינכרוני שבו זמן ה buffer בשביל metastability ניתן בכל מחזור החלטה, זה מספק עבור כל ההמרות ב ADC א-סינכרוני. אם, לדוגמא, המרה 2 דורשת יותר זמן להחלטה בגלל מתח קלט נמוך מאוד, לא נותר זמן לבצע כיול מלא של המשוון. אם כיול משוון אינו מתבצע לעיתים, ביצועי ה ADC אינם מושפעים. במקרה לא צפוי שהמרה אחת לוקחת אף יותר זמן, האתחול של ה CDAC והייחוס יושפעו. קבל הייחוס אינו צריך להטען בכל מחזור ואתחול חסר של ה CDAC יוצר ISI מאוד מוגבל לשלב הדיגום הבא. ההשפעה של ISI היא קטנה הודות לרוחב הפס הגבוה. שלא כפי שהיו עיצובים קודמים א-סינכרוניים, עיצוב זה יכול להתמודד עם metastability בלי חיווט נוסף.

במקרה של זמן החלטה אפילו יותר ארוך מכך במהלך מחזור המרה, דיוק SAR כמעט ולא יושפע. אם החלטה אחרונה לא מתבצעת עקב חוסר זמן, הדבר משפיע על הביצועים באופן מזערי כיון שה LSB מאוד רועש. בכל מקרה, דילוג על יותר מהביט האחרון הוא מאוד לא סביר כך שניתן להגיד שהוא לא מתרחש לעבודה רגילה. לפיכך metastability אינה מציבה שום בעיה עבור ADC זה, ואין צורך להפעיל אמצעים מיוחדים עבורה.

תרשים מספר 3 – מבנה CDAC עם מוד קבוע משותף ומתחי ייחוס חלקי להקטנת יחידות הקבלים

1. אבני הבניין

1. DAC קיבולי

ה DAC הקיבולי בנוי בטופולוגיה הדומה לעקרון ה Set-and-Down המתואר ב [4]. בנוסף, הוא מיישם יתירות ושומר על המוד המשותף קבוע במהלך פעולת ה SAR. יתרון המהירות של עקרון ה Set-and-Down מבוסס על אלימינציה של המתג הקיבולי הראשון טרם ההחלטה הראשונה והשימוש בהיזון חוזר ישיר מזיכרון החלטת המשוון ל CDAC מבלי לוגיקה. ה DAC [4] נותן תוצאות במוד משותף נמוך אחרי אירוע מיתוג ב CDAC. כיון שללא מגבר מקדים דיוק המשוון תלוי ביותר במוד משותף קבוע, ה DAC מוכפל לקבלת מוד קבוע משותף כפי שמוצג בתרשים 3. כל פלט של זיכרון, dp <0:7> התואם לפלט חיובי של המשוונים ו dn <0:7> התואם לפלט השלילי של המשוונים מתחבר לשני הצדדים של המערך הקיבולי. אם, במקרה מיתוג dp <0>  מ 0 עד 1 מגביר את המתח ב Vcn, הוא מקטין את המתח ב Vcp באותו הגודל ולפיכך שומר על המוד המשותף קבוע. כל יחידת קיבול מורכבת מקבל מתכת מותאם מחובר ל 2 מתגים. מתג אחד מחובר למתח ייחוס חיובי והמתג השני למתח ייחוס שלילי. כאשר מתחי הייחוס קטנים מ VDD/2, מתגי ה NMOS בשימוש.

על מנת להקטין את זמן ההתייצבות של MSBs, יתירות מיושמת עבור החלטות 2-6. הדבר מושג ע”י אי מדידת המשוונים באופן בינארי כפי שמוצג בתרשים מספר 4. תרשים מספר 5 מראה פרטים של יתירות תכנית המיתוג. תחום ההחלטה הראשוני שווה לקלט ה ADC בכל הטווח. כאשר מתח הקלט וה CDAC התייצבו לחלוטין כאשר ההחלטה הראשונה מתקבלת, ההחלטה לא מושפעת משגיאות התייצבות רגעיות וטוו ההחלטה יוכל לקטון אידיאלית ב 50% עבור ההחלטה השנייה, בהשוואה עם מיתוג ללא יתירות. ההתייצבות של ה CDAC לפני ההחלטה השנייה ייתכן וטרם הסתיימה. לפיכך טווח ההחלטה השלישית הוא יותר מ 50% של טווח ההחלטה השנייה עם חפיפה מסוימת לפצות על שגיאת ההתייצבות. הזמנים המוצגים tnon-red ו tred מייצגים את הכפולות של קבועי זמן RC הדרושים להתייצבות בתוך פחות מ 0.5 LSBs עבור מיתוג עם ובלי יתירות בהתאמה. סביר להניח שכל יחידת קיבול בעלת buffer  משלה ולכן הכח המניע פרופורציוני לקבליות הממותגת.

תרשים מספר 4 –גדלי קבל CDAC עם יישום יתירות

תרשים מספר 5 –פירוט יתירות תכנית המיתוג עם השוואת זמן עבור מיתוג ללא יתירות ומיתוג עם יתירות. ערכים נתונים בכפולות של קבוע זמן (τ=RC) עבור טעות התייצבות < 0.5 LSB

היתירות המיושמת מאפשרת התייצבות רגועה של 94% ללא טעות התייצבות ו 93% עם טעות התייצבות < 0.5 LSB. ללא יתירות תידרש התייצבות של 99.2%  בהנחה שטעות התייצבות תהיה <0.5 LSB .

ה MSB, היכן שיתרון המהירות ממיתוג עם יתירות הוא משמעותי, צריך קצת יותר מחצי מזמן ההתייצבות בהשוואה למיתוג ללא יתירות. ההתייצבות עבור מיתוג 6th, 7th, ו 8th של CDAC כאשר לא מיושמת יתירות ורק 1 או 2 LSB ממותג, היא מתחת 0.15 LSB בהנחה שההתייצבות היא 93%, ולפיכך זניחה.

החיסרון העיקרי בשימוש במוד קבוע משותף הוא המספר הרב של הקבלים אשר משפיע על הקיבול הכולל של ה CDAC או על גודל קבל היחידה עבור 8b ADC. לרוב, קבל ה MSB צריך להיות יותר מ 64 פעמים מקבל היחידה. שיטה חדשנית עם מתחי ייחוס חלקיים מקטינה את המספר הכולל של קבלים במוצג בתרשימים 3 ו 4. העברת מחצית קבל בין Vref ו GND שווה ערך להעברת קבל שלם בין Vref /2 ו GND, מלבד הקבליות הטפילה המקושרת עם העברת Vref /2. הקבליות הטפילה משפיעה רק על ההגבר של ה ADC ומפוצה ע”י העלאה קטנה של ה Vref.

המיתוג של קבלים חלקיים בצמתים Vcn ו Vcp בין פוטנציאלים שונים מרככת את דרישות הדיוק של מתחי הייחוס החלקיים. להעביר חצי יחידה של קבל כמודגם לקבל המחובר ל dp/n <6> בתרשים 3, הקבל בצומת Vcn מעביר בין GND ו Vref /2 והקבל בצומת Vcp מעביר בין Vref /2 ו Vref. במידה ו Vref /2 אינו מדויק, המטען הכולל המועבר בין הצמתים Vcn ו Vcp נשאר יציב ולכן אין שגיאות הפרש מתחים. חוסר דיוק Vref /2 יוצר תזוזה ידועה ונסבלת במוד אשר איננה משפיעה על הדיוק.

תרשים מספר 6 –מערך CDAC עם שימוש שטח מחדש של CDAC וקבלי ייחוס DT .

המיתוג המאוזן, כפי שבוצע עבור Vref /2 לשכך דיוק, אינו יכול מועתק ל Vref /4. הוא גם כן מאוזן אולם המתחים המועברים אינם יכולים להגיע לסכום  Vref. לפיכך חוסר דיוק ב Vref /4 גורמת לטעות הפרשית על ה CDAC. כאשר Vref /4 ו Vref /3 בלבד בשימוש עבור LSB, טעויות קטנות יכולות להיות נסבלות.

בשימוש Vref /2 ו Vref /4 התוצאות ביחידות הקיבול של 2fF עם קיבול כולל של 128 fF בכל צד. בערך 1.3 fF של קיבול היחידה יכול להיות מועבר, ו0.7 fF נחשב כקיבול טפילי המשויך למתכות הסמוכות של יחידת הקבל, הקיבול הטפילי של MOS ומתגי הקבל, מתגי ה track-and-hold, טרנזיסטור הקלט של המשוון ומתג האתחול. כדי להשיג התאמה טובה, גודל הקבל הנבחר היה גדול מהדרוש לרמת הרעש.

מיתוג מהיר של ה CDAC דורש קבוע זמן נמוך (τ=RC). הקבליות עברה מיטוב כלומר ההתנגדות in-line הוקטנה לטובת שמירה על זמן ההתייצבות. התנגדות ה in-line מורכבת מהתנגדות המתג והתנגדות של ה Vref לייחוס ה buffer. קבל גדול deep-trench (DT) [16] של 80 pF היה בשימוש לבצע את buffer של מתח הייחוס Vref ואת מתחי הייחוס החלקיים. כתוצאה מכך, ההתנגדות של הסדרה למתח היחסי הוקטנה משמעותית. להשאיר את העיצוב קומפקטי ולהקטין התנגדות מתכת –חוט, ה CDAC מוקם על חלקם העליון של קבלי ה DT לייחוס, כפי שמוצג בתרשים מספר 6. מערום הוא אפשרי כיון שקבלי DT אשר שווים לקבלי  DRAM מאכלסים מקום בתחתית בלבד ומחוברים ברמה הראשונה המתכתית.

1. Buffer לייחוס

Buffer חדש, יעיל, בעל התנגדות יציאה נמוכה ומתוזמן בשילוב עם קבל בעל צפיפות גבוהה מתוארים. מתח הייחוס Vref אשר היה בשימוש ב CDAC קבע את ההגבר של ה ADC. הוא נשלט ע”י מתח חיצוני ועבר buffer בתוך הליבה של ה ADC. המטרה של ה Buffer הפנימי הוא עיצוב פשוט לצריכת מתח נמוכה. נעשה שימוש ב buffer קיבולי טוען כפי שמתואר בתרשים מספר 7. המתח החיצוני Vmaster עובר השוואה עם המתח הפנימי Vref באמצעות משוון מתוזמן. הסיגנל ckres הוא שווה לסיגנל האתחול של ה CDAC. לפיכך המחזור של הייחוס מתחיל ישירות אחרי ההחלטה האחרונה. אם Vref נמוך מ Vmaster, התוצאה של המשוון גורמת לממיר המחובר להוסיף מטען מ Csw לקבל הייחוס  DT ול Cref. ע”י בחירת הגודל של Csw, נקבעים אחוזי מחזורי הטעינה. להקטין רעש על Vref, ה Csw צריך להיבחר כך שהוא לא גדול מדי אך עדיין מספק עמידות. הדבר ייצור טעינה מחדש של Cref במרבית הזמן.

תרשים מספר 7 –גנרטור ייחוס מתוזמן מבוסס על מתגי מתח וסולם התנגדות למתח ייחוס חלקי.

התנגדות נמוכה בפלט של בערך 2 Ω מובטחת ע”י הגודל של Cref. היתרון העיקרי של buffer זה מלבד צריכה נמוכה של 0.2 mW הוא היציבות של העיצוב ותלות נמוכה בטמפרטורה.

מפריד התנגדות מייצר Vref /2, Vref /4, 3/4 Vref  כמתואר בתרשים מספר 7. כמתואר קודם הבלבול בין הנגד אינו משפיע על הביצועים. כיון שהזרם הקבוע מושך מסולם ההתנגדות, ופירוק Cref ע”י buffer הייחוס אינו נדרש לעולם. המטען הנמשך מ Cref ממפריד ההתנגדות הוא כ 1/3 מהזרם הנמשך מה CDAC.

1. משוון

המשוון הוא רכיב מפתח בעיצוב שלנו. הוא קובע את הדיוק, הוא בעל ההשפעה הגבוהה ביותר על המהירות והוא תורם משמעותית לצריכת הזרם. לכן ניתנה תשומת לב מיוחדת לעיצובו.

המשוון בנוי מ sense-amp latch הידוע גם כ Strong-Arm latch כפי שמתואר בתרשים מספר 8. היתרון העיקרי שלו הוא מהירות המרה גבוהה, המתאפשרת בעיצוב שלב אחד. בגלל טכנולוגית ה SOI, לא רק טעות בתהליך אלא גם היסטוריה דינמית מבוססת על SOI body effect ישפיעו על ההיסט. לכן כיול סטטי אינו מספק. בנוסף body-contacted SOI transistors יחייבו מחיקת היסטוריה, אולם הם לא בשימוש עקב ביצועי מהירות נחותים. זוג שני הפרשי M3 ו M4 הוכנס כדי לפצות על הסטייה. גודלם X5 קטן יותר מאשר הזוג הראשון להקטין את השפעתם על ההגר והרעש במשוון. המחסור במגביר מקדים יצר תגובה חזקה על 2 צמתי ה CDAC בזמן שאחד מהמשוונים פעיל.

טעות בטרנזיסטורים של הקלט M1 ו M2 של המשוון יצר תגובה חזקה על 2 צמתי הכניסה של ה CDAC, ויצר טעות הפרשית במתחים אלו. לכן אותו אפקט חזק היה צריך להתרחש בכיול ל 0 הפרשי טעויות. זה מובטח ע”י אתחול ה CDAC ושחרור מתג ה CDAC לפני הפעלת המשוון.

מעגל מהיר, נמוך זרם לכיול הדומה למתואר ב [17], מתואר בתרשים 9. כתלות בהחלטה של המשוון, מטען או שמתווסף לקבל ה DT Ccal או מחוסר מ Ccal. כמות המטען המתווספת או מחוסרת נקבעת ע”י גודל ה Csw  והיא משתנה בקשת רחבה בזמן שקשת הכיול פעילה. ככל ש Csw קטן יותר, קטן הרעש על צומת הכיול Vcal,n של המשוון. הקלט לכיול המשוון השני Vcal,p מכויל למתח קבוע על ידי מפריד מתח התנגדות וקבל DT באותו הגודל של הקבל המחובר ל Vcal,n. כיול היסט מהיר מבטל טעות בתהליך, טעות דינמית מ SOI body effect וגם רעש 1/f. התאמה מדויקת של ההיסט בשני המשוונים חשובה להגיע לרמת דיוק גבוהה.

תרשים מספר 8 –משוון sense-amp עם זוג הפרשי שני לכיול היסט.

                תרשים מספר 9 –כיול משוון זרם נמוך בהתבסס על החלפת מטען.

כאשר המשוון מגביל את ה EBOB של ה ADC, בדיקה מקיפה מבוססת על [18] וסימולציות נרחבות בוצעו כדי לשפר את הביצועים. אספקט אחד עיקרי של רעש במשוון הוא רגישותו למוד המשותף בקלט. מוד משותף בעל קלט נמוך דרוש עבור רעש קלט נמוך כמתואר בתרשים מספר 10. מוד משותף בעל קלט נמוך מקטין את רוחב הפס של של הקלט בזוג הנכנס ההפרשי ולכן הרעש מוטמע עם רוחב פס נמוך. המידע מסימולציות רעש רגעי מתאים לתוצאות המדידות במדויק. מהירות המשוון מושפעת מאוד אם המוד המשותף נמוך מדי. כאשר תגובה חזקה מהטרנזיסטורים M1 ו M2 של המשוון מנמיכה את המוד המשותף של ה CDAC במהלך השוואה, המוד המשותף של המשוון במהלך חלון הזמן הרגיש נמוך מהמוד המשותף של הקלט כאשר נדגם לתוך ה CDAC. מוד משותף נמוך מדי מעלה את הסיכון לקצבי השוואה איטיים ביותר הודות ל Vt גבוה של תהליך פינתי איטי, כאשר מוד משותף גבוה מדי משפיע על ביצועי הרעש משמעותית. לפיכך הקלט של המוד המשותף ל ADC נבחר להיות בין 500 ל 600 mV. המוד המשותף של ה ADC מכויל ע”י הקלט כיון שאין buffer בין ההדקים, ה CDAC והמשוונים. ליצור מרווחים, מדידות ניתנו עבור 600 mV.

כאשר ה metastability  נפתרה ע”י הגבר המשוון, יש חשיבות להשיג הגבר גבוה בזמן קצר. תרשים 11 מתאר פלט של משוון ותזמון עבור מתחי קלט שונים בהתבסס עם סימולציות.

                תרשים מספר 10 –רעש מושרה קלט ומהירות החלטה של משוון ביחס למוד הקלט המשותף.

כאשר זמן ההחלטה של המשוון תלוי לוגריתמית על מתח הקלט, אפילו שינויים קלים במתח יכולים להיות מטופלים בעיכובים מתקבלים קלים. אם המשוון נקי מרעש וה CDAC בינארי, מספיק משוון אחד כדי להיות metastable, בעיקר כאשר ההשוואה במתחי הקלט במשוון (Vcp-Vcn) נמוכה מ LSB /2. רעש מושרה קלט במשוון עדיין מתקבל בממוצע של משוון אחד עם  <LSB /2(Vcp-Vcn), אשר יכול להיות metastable. תוכנית היתירות המוצגת בתרשים מספר 4 נותנת תוצאות בסבירות גבוהה יותר לmetastability, כאשר שלושת ההמרות האחרונות אינן יתירות. לפיכך ישנו הסתברות של 10-12 עבור מתח הקלט במשוון להיות < 10-12LSB /2, שהוא 1fV. מתרשים מספר 11 זמן ההחלטה של המשוון tdec יכול להתקבל כ:

אם  ו . הדבר אומר שהמקרה החמור של metastability בסבירות של 10-12 ייקח בערך  יותר מאשר ההמרה הממוצעת. הדבר הוא פחות מה 160 ps הדרושים ל CDAC לאתחל ולכיול המשוון. ההשפעה של איבוד כיול על דיוק ה ADC הוא זניח מאחר וכיול אינו נדרש לעקוב אחר סטיות במשוון. בנוסף אתחול CDAC וההחלטות האחרונות אינן מושפעות כאשר מדובר באירועים עד 10-12.

1. לוגיקת SAR

הבלוק הלוגי יכול להיות מחולק ל2 חלקים עיקריים: נתיב המידע ונתיב התזמון, שניהם מתוארים בהמשך.

נתיב המידע מכיל בלוק זיכרון עם מצב לוגי כמתואר בתרשים 12. הפלט של ההחלטה של המשוון מחובר ישירות למספר תאי זיכרון. זוג אחד של תאי זיכרון מופעל בזמן ע”י סיגנל Cwr, כלומר תא זיכרון אחד לכל פלט של המשוון. הפלט מהזכרון dcap,p ו dcap,n מחוברים ל CDAC.

תרשים מספר 11 –תרשים הגבר של sense-amp latch עבור מתחי קלט שונים. זמן יכול לפתור metastability אם מבוצע אתחול מלא כאשר מחזור SAR מופרע.

תרשים מספר 12 –לוגיקת זיכרונות עם זיהוי מצבי מבוסס על לוגיקה קומבינאטורית.

בדרך כלל, מצב מכונה מורכב ממצב זיכרון ומצב לוגיקת מעבר כדי לקבוע את המצב של ה ADC. אולם, יישום מצב מכונה בקצב גבוה מ 10 GHz הוא כמעט בלתי אפשרי והגישה עם מצב מכונה דורשת אנרגיה רבה. דרך אחרת, מצב ה ADC נקבע מהמידע בתאי הזיכרון עם לוגיקה קומבינאטורית. החלטה מוצלחת נקלטת ע”י סיגנל Cdec<n>, המוביל לסיגנל הנופל Cwr<n> על תא הזיכרון שנכתב וסיגנל עולה Cwr<n+1> על תא הזיכרון הבא. כאשר 2 משוונים בשימוש, יותר זמן קיים להפסיק את Cwr<n> אשר משכך את התזמון וחוסך אנרגיה.

ביבליוגרפיה

[1] B. Murmann, “ADC Performance Survey 1997–2013,” Stanford
Univ., 2013 [Online]. Available: https://www.stanford.edu/~murmann/adcsurvey.html
[2] J. McCreary and P. R. Gray, “A high-speed, all-MOS, successive-approximation weighted capacitor A/D conversion technique,” in IEEE
ISSCC Dig. Tech. Papers, 1975, vol. XVIII, pp. 38–39.
[3] J. McCreary and P. R. Gray, “All-MOS charge redistribution analog-todigital conversion techniques. I,” IEEE J. Solid-State Circuits, vol. 10,
no. 6, pp. 371–379, Dec. 1975.
[4] C.-C. Liu, Y.-T. Huang, G.-Y. Huang, S.-J. Chang, C.-M. Huang,
and C.-H. Huang, “A 6-bit 220-MS/s time-interleaving SAR ADC in
0.18- m digital CMOS process,” in Proc. Int. Symp. VLSI Design,
Automation and Test, 2009, pp. 215–218.
[5] F. Maloberti, “Successive approximation converter,” in Data Converters. New York, NY, USA: Springer, 2007, ch. 4.7

[6] G. Van der Plas and B. Verbruggen, “A 150 MS/s 133 W 7 bit ADC
in 90 nm digital CMOS,” IEEE J. Solid-State Circuits, vol. 43, no. 12,
pp. 2631–2640, Dec. 2008.
[7] T. Jiang, W. Liu, F. Y. Zhong, C. Zhong, K. Hu, and P. Y. Chiang,
“A single-channel, 1.25-GS/s, 6-bit, 6.08-mW asynchronous successive-approximation ADC with improved feedback delay in 40-nm
CMOS,” IEEE J. Solid-State Circuits, vol. 47, no. 10, pp. 2444–2453,
Oct. 2012.
[8] Y.-C. Lien, “A 4.5-mW 8-b 750-MS/s 2-b/step asynchronous subranged SAR ADC in 28-nm CMOS technology,” in IEEE Symp. VLSI
Circuits Dig., 2012, pp. 88–89.
[9] Z. Cao, S. Yan, and Y. Li, “A 32 mW 1.25 GS/s 6b 2 b/step SAR ADC
in 0.13 m CMOS,” IEEE J. Solid-State Circuits, vol. 44, no. 3, pp.
861–873, Mar. 2009.
[10] H. Wei, C.-H. Chan, U.-F. Chio, S.-W. Sin, S.-P. U, R. P. Martins, and
F. Maloberti, “An 8-b 400-MS/s 2-b-per-cycle SAR ADC with resistive
DAC,” IEEE J. Solid-State Circuits, vol. 47, no. 11, pp. 2763–2772,
Nov. 2012.
[11] C.-C. Liu, S.-J. Chang, G.-Y. Huang, Y.-Z. Lin, C.-M. Huang, C.-H.
Huang, L. Bu, and C.-C. Tsai, “A 10b 100 MS/s 1.13 mW SAR ADC
with binary-scaled error compensation,” in IEEE ISSCC Dig. Tech. Papers, 2010, pp. 386–387.
[12] Y.-Z. Lin, C.-C. Liu, G.-Y. Huang, Y.-T. Shyu, and S.-J. Chang, “A
9-bit 150-MS/s 1.53-mW subranged SAR ADC in 90-nm CMOS,” in
IEEE Symp. VLSI Circuits Dig., 2010, pp. 243–244.
[13] D. Stepanovic and B. Nikolic, “A 2.8 GS/s 44.6 mW time-interleaved
ADC achieving 50.9 dB SNDR and 3 dB effective resolution bandwidth of 1.5 GHz in 65 nm CMOS,” in IEEE Symp. VLSI Circuits Dig.,
2012, pp. 84–85.
[14] L. Kull, T. Toifl, M. Schmatz, P. A. Francese, C. Menolfi, M. Brändli,
M. Kossel, T. Morf, T. M. Andersen, and Y. Leblebici, “A 3.1 mW 8b
1.2 GS/s single-channel asynchronous SAR ADC with alternate comparators for enhanced speed in 32 nm digital SOI CMOS,” in IEEE
ISSCC Dig. Tech. Papers, 2013, pp. 468–469.
[15] L. Kull, T. Toifl, M. Schmatz, P. A. Francese, C. Menolfi, M. Braendli,
M. Kossel, T. Morf, T. M. Andersen, and Y. Leblebici, “A 35 mW 8b
8.8 GS/s SAR ADC with low-power capacitive reference buffers in 32
nm digital SOI CMOS,” in IEEE Symp. VLSI Circuits Dig., 2013, pp.
260–261.
[16] B. Jayaraman, S. Gupta, Y. Zhang, P. Goyal, H. Ho, R. Krishnan, S.
Fang, S. Lee, D. Daley, K. McStay, B. Wunder, J. Barth, S. Deshpande,
P. Parries, R. Malik, P. Agnello, S. Stiffler, and S. S. Iyer, “Performance analysis and modeling of deep trench decoupling capacitor for
32 nm high-performance SOI processors and beyond,” in Proc. IEEE
Int. Conf. IC Design & Technol. (ICICDT), 2012, pp. 1–4.
[17] M. Miyahara, Y. Asada, D. Paik, and A. Matsuzawa, “A low-noise
self-calibrating dynamic comparator for high-speed ADCs,” in Proc.
IEEE Asian Solid-State Circuits Conf., 2008, pp. 269–272.
[18] P. Nuzzo, F. D. Bernardinis, P. Terreni, and G. Van der Plas, “Noise
analysis of regenerative comparators for reconfigurable ADC architectures,” IEEE Trans. Circuits Syst. II, vol. 55, no. 6, pp. 1441–1454, Jul.
2008.
[19] Noise (total), IEEE Standard for Terminology and Test Methods
for Analog-to-Digital Converters, IEEE Standards Assoc., IEEE
Instrumen. Meas. Soc., 2010, ch. 9.
[20] All papers from IEEE Xplore with search term ‘SAR ADC’ and at least
6b resolution, 2012, https://www.ieeexplore.ieee.org/.

Digital Object Identifier 10.1109/JSSC.2013.2279571

0018-9200 © 2013 IEEE